taptap点点 2021 年 10 月 12 日 IR 日问答

我们的目标不是减少二氧化碳排放的绝对量，而是减少“每片晶圆的二氧化碳排放量”。我们的中期环境目标是到 2030 年，与 2018 年相比，将每个晶圆产品的二氧化碳排放量减少 30%。这是通过降低设备功耗以及减少水、化学品和气体的使用量来实现的。

环保性能是客户选择设备时的重要指标。例如，为了提高客户需求的洁净室单位面积的晶圆产量，提高设备产能和良率就显得极其重要。
提高设备生产率将导致每片晶圆的二氧化碳排放量减少，因此产品开发的方向不会发生重大变化。另一方面，开发还需要满足环境法规和客户特定的环境绩效要求，例如化学溶液的回收利用。为了实现这一目标，与合作伙伴公司的合作至关重要，这也是我们推出 E-COMPASS（供应链计划）的原因之一。

随着小型化发展到3nm和2nm，图案化工艺的成本预计会增加，但工艺集成的优化有助于抑制这种成本。生产技术也有助于降低成本。请注意，简报材料第 101 页上的资本密集度是基于公司当前假设流程的近似值。

对于逻辑，随着晶体管结构从鳍片转变为纳米片，由于增加了气体化学蚀刻工艺，蚀刻步骤的数量将会增加。预计成膜和清洁也会增加。
DRAM 技术的换代正在放缓，但随着一些曝光工艺从浸没式工艺转向 EUV，小型化将继续下去。 2026年左右，有可能出现从2D结构向3D结构的转变，在这种情况下，成膜和蚀刻步骤的数量预计会增加。
随着层数和层数的增加，NAND 继续高度集成。随后，成膜和蚀刻工艺的比例较大。

如果 DRAM 从 2D 转向 3D，工艺和所需设备将会发生变化，这可能是一个重大变化。不过，3D DRAM仍处于技术发展的早期阶段，目前还无法确定它会带来什么变化。
系统集成的其他变化包括在逻辑布线层上安装存储元件的嵌入式设备以及堆叠逻辑和存储器的混合设备。

ReRAM、PCRAM 和 MRAM 等下一代存储器主要作为嵌入式存储器进行开发。它还被考虑用于神经形态设备。

根据imec公告，高NA EUV曝光系统将于2023年在imec-ASML联合高NA EUV实验室开始运行，目标是在未来三年内于2026年实现商业化。我公司将继续开发高NA EUV曝光设备的镀膜和显影设备，并为其实现做出贡献。
我们不想对涂层和显影设备的价格发表评论，因为它会根据客户要求的规格而变化。是与CAR（化学增幅抗蚀剂）和MOR兼容的涂布、显影装置，附加值很高。
请注意，整个制造过程中EUV曝光工序的数量是有限的，因此即使采用高NA EUV曝光设备或与MOR兼容的镀膜/显影设备，仅此也不会显着增加客户的制造成本。

我们的方法，MOR 湿法抗蚀剂工艺，通过与 EUV 曝光设备串联连接的单个涂覆和显影设备完成抗蚀剂涂覆、烘烤和显影步骤。
另一方面，干式抗蚀剂工艺是其他公司采用的方法，涉及大量步骤，包括CVD抗蚀剂膜形成、清洗、烘烤、干法蚀刻和清洗，并且需要多种设备。因此，MOR湿刻胶工艺在工艺成本方面具有优势。

通常，干式抗蚀剂不太可能发生抗蚀剂图案倒塌。由于显影过程中的表面张力，湿抗蚀剂的图案容易塌陷，但我们公司通过在冲洗工艺和化学品中引入新技术来抑制图案塌陷。

逻辑3nm和2nm的制造工艺尚未确定。尽管由于小型化，图案化工艺往往变得更加复杂，但工艺集成正在被优化以降低制造成本。因此，尽管我们预计蚀刻步骤数不会在 3nm 和 2nm 代中显着增加，但我们预计蚀刻步骤数将随着世代过渡而继续增加。

为了在等离子蚀刻中使离子的入射角垂直，离子吸引RF（射频功率）的频率降低，功率提高，并且是脉冲式的。通过将这三者结合起来，可以实现最佳蚀刻。
目前，客户要求蚀刻的纵横比为70:1，但未来将需要更高的纵横比。我们的目标是通过我们独特的技术使自己脱颖而出。