支持AI演进的最前沿3D DRAM技术

DRAM是位于计算机等信息系统中最靠近执行信息处理的处理器（CPU、GPU等）的存储器，用于读写要处理的软件和数据。不仅人工智能的发展，所有信息处理系统的发展都将需要更大容量、更快的 DRAM。随着人工智能的使用不断扩大，这种需求比以往任何时候都更加强烈。

到目前为止，DRAM 的主要设计目的是通过小型化平面 (2D) 硅晶圆上绘制的电路图案来提高存储容量。然而，随着小型化的有效性接近其物理极限，有必要在高度方向上堆叠层，以实现更高的容量（更高的密度）和更快的速度。为了满足这些需求，技术不断发展，3D DRAM已投入实际应用。

3D DRAM 有两种定义：狭义和广义

实际上，3D DRAM 有狭义和广义之分。截至2026年初，新闻文章和文献中都使用了狭义和广义的3D DRAM，但没有具体说明，造成了相当混乱的情况。读者需要清楚地理解文档作者所使用的含义。首先，我想澄清每个的定义。

狭义的定义是指一种 DRAM，其中用于存储数据的存储单元使用预处理垂直堆叠在单个硅芯片（单片芯片）上。为了避免混淆，这种类型的 3D DRAM 有时被称为单片 3D DRAM、垂直 DRAM 或真正的 3D DRAM。在本文中，狭义的3D DRAM将被称为单片3D DRAM。

采用单片单元堆叠结构的3D NAND，已先于用于临时数据存储的DRAM，在作为数据记录存储器的NAND闪存中投入实际应用。由于NAND闪存的元件结构简单，因此单元的3D堆叠相对容易（与DRAM相比，后者实际上在技术上更加困难）。而单片3D DRAM技术难度极高，尚未投入实际应用。三星电子（韩国）计划在 2025 年推进单片 3D DRAM 技术的开发，并于 2020 年代末将其推向市场。 SK Hynix（韩国）也在加速垂直结构的基础研究，着眼于2030年左右实现商业化。此外，专门生产NAND闪存的制造商Kioxia目前在学术会议上宣布了新的单片3D DRAM技术，引起了人们的关注。首先，3D NAND是该公司前身东芝开发的技术，他们在3D堆叠单元方面拥有丰富的技术积累。该公司预计将在 2030 年代进入 DRAM 业务。

从广义上讲，除了单片 3D DRAM 之外，还包括一种称为“HBM（高带宽存储器）”的 DRAM，其中多个 DRAM 芯片垂直堆叠。 HBM已经投入实际使用，并与NVIDIA（美国）的GPU安装在同一板上，并因AI数据中心需求的快速增长而加速短缺而广为人知。三大 DRAM 公司正在将其商业化：三星、SK 海力士和美光科技（美国）。现已推出符合接口标准“HBM4”的产品，集成了多达 16 个芯片层，每个芯片提供的最大带宽为 2 TB/s（太字节每秒）。

HBM是将存储单元以2D方式集成在同一芯片上，在前工序完成芯片，然后在后工序3D堆叠它们，并使用称为TSV（Through Silicon Via）的穿透芯片的布线技术连接芯片。与单片 3D DRAM 不同，无需从根本上改变前端工艺，因此我们能够提前将其投入实际应用。由于这种类型的DRAM采用了已经投入实用的3D结构，因此这种类型被称为3D DRAM的例子已经随处可见。诸如 HBM 之类的 DRAM 类型有时被称为 3D 堆叠 DRAM 或 3D 封装 DRAM。从现在开始，我们将其称为 3D 堆叠 DRAM。

人工智能时代，记忆的重要性迅速提升

3D DRAM 加速发展的原因是应用对更高容量和更快 DRAM 的需求不断增长。

众所周知，为了让新一代AI更加智能，应对AI用户的增加，需要进一步提高GPU和各种AI加速器等处理器的性能。股市方面，随着AI应用的扩大，最大GPU制造商英伟达的股价飙升。但事实上，提高DRAM的容量和速度对于支持AI的演进和传播将比处理器更加重要。这是因为近年来的人工智能模型规模越来越大，在学习和推理处理过程中，需要能够可靠地提供与GPU和其他设备的处理速度相称的数据量。在AI系统中，DRAM规格对整个系统的影响力越来越大，无论是性能还是功耗方面。此外，在人工智能系统中，高度随机的内存访问比科学和技术计算中发生的频率更高，而科学和技术计算通常涉及高负载计算处理。因此，计算性能往往由 DRAM 带宽决定。

然而，当前的DRAM仅依赖于基于小型化的2D（平面）密度的增加，因此难以进一步提高容量和速度。原因有多种（图2）。

其一是 DRAM 单元的结构限制。 DRAM 单元基本上具有 1T1C 结构，由一个控制数据访问的晶体管和一个以电荷形式保存数据的电容器组成。因此，不仅晶体管而且电容器也不能小型化，否则单元不能小型化。然而，电容器除非具有一定量的电荷，否则无法保存数据，因此难以小型化。尽管创建3D电容器结构的技术（例如使用沟槽结构或堆叠结构）已经被开发并投入实际使用，但我们已经处于使用这些方法难以增加容量的阶段。

此外，随着晶体管变得更小，漏电流增加，导致保留数据的刷新功率增加（维持电荷的定期更新操作）和发热增加。此外，随着小型化的发展，制造工艺变得更加复杂和精细，从而增加了制造成本。 DRAM的演进需要降低每比特的成本，因此引入无法降低成本的方法变得毫无意义。

单片3D DRAM的内部结构

接下来，我们将介绍单片3D DRAM和3D堆叠DRAM（HBM）在内部结构和制造技术上的差异。

首先，单片 3D DRAM。在这种类型的 3D DRAM 中，存储单元本身垂直构建在单个硅晶圆上（图 3）。多层化是在晶圆加工过程中完成的，当芯片被切出时，几层到几十层的存储器已经被集成。在传统的2D DRAM中，每个存储单元由1T1C组成并排列在平坦的表面上，但在单元堆叠型3D DRAM中，这些单元是垂直堆叠的。

实现这一点的核心技术是“VCT（垂直通道晶体管）结构”。传统晶体管具有沿水平方向形成的沟道。 VCT 采用“环绕栅极”(GAA) 结构，其中沟道垂直定向并被栅极包围。在日本，这项技术由Lapidus开发，也被用于2nm及以上节点的逻辑芯片，目前已投入实际应用。这极大地减少了占用面积（单元尺寸），同时抑制了漏电流，从而可以实现超高密度。

此外，在堆叠单元类型的情况下，除了垂直形成电容器之外，消除电容器本身的“2T0C（2个晶体管，0个电容器）”结构也被认为是一个有前途的选择。它使用氧化物半导体IGZO（氧化铟镓锌）将电荷存储在晶体管沟道本身中，从而无需使用难以制造的高深宽比电容器。 IGZO 是日本发明的一项技术，也用于控制液晶面板操作的 TFT。

单片3D DRAM制造技术

为了实现单片3D DRAM，需要在前段工艺（晶圆工艺）中引入新技术（图4）。尽管可以利用3D NAND的经验，但还需要独特的技术来实现DRAM特有的高速操作和数据保留特性。具体来说，电池将使用以下技术进行堆叠。

1。高深宽比蚀刻。创建穿透数十层存储单元的微孔需要具有极高选择性和方向性的蚀刻技术。等离子蚀刻设备用于精确钻出纵横比超过 100:1 的极薄孔。

2。使用原子层沉积 (ALD) 技术形成薄膜。需要在垂直孔的内壁上精确地形成厚度均匀的一个原子层的绝缘膜和沟道材料。特别是，先进的 ALD 技术对于均匀堆叠 IGZO 等多元素氧化物至关重要。

3离子切割和晶圆键合。另一种提出的实现电池堆叠的工艺涉及注入氢离子，以从晶圆上剥离薄的单晶硅层，将其转移到另一个晶圆上，然后将其粘合。结果，可以形成使用高质量单晶硅代替多晶硅的多层晶体管层。

4。新材料的引进。采用IGZO沟道等新材料取代传统硅、提高电容器介电常数的新型高k材料以及降低互连电阻的钴(Co)和钌(Ru)等预计将决定3D DRAM的实现。

3D堆叠式DRAM（HBM）的内部结构

在堆叠多个芯片的 3D 堆叠 DRAM 中，每层中的 DRAM 芯片都被切割得非常薄，信号通过穿过芯片的数千个 TSV 传输到上部和下部芯片（图 5）。这允许 1024 位或更多的极宽总线宽度。考虑到DDR5等传统通用存储器以数十位为单位输出数据，其并行处理能力是压倒性的。 HBM与GPU等结合使用，采用25D安装形式，通过称为硅中介层的中间板靠近处理器芯片放置。

内存芯片堆栈的底部是一个逻辑芯片，称为“基本逻辑芯片”。该逻辑芯片控制堆叠在顶部的多个 DRAM 芯片与外部处理器之间的接口，并起到信号放大和纠错的作用。

商用HBM中堆叠的DRAM芯片层数为四层（4-Hi）或更多，其中8层（8-Hi）和12层（12-Hi）产品是主流。 16层（16-Hi）产品的商业化预计将在2026年加速。16-Hi简单的说就是16片DRAM芯片堆叠而成，底层逻辑芯片不计入计数。

3D堆叠式DRAM (HBM)制造技术

制造 3D 堆叠 DRAM 中最困难的工艺是后工艺（组装和封装），其中薄至几十微米的精密芯片垂直连接而不会变形，同时保持导电性（图 6）。具体来说，存储器芯片将使用以下技术进行堆叠。

1TSV形成技术。为了垂直钻出穿透芯片的深而窄的孔，需要先进的等离子蚀刻技术，例如博世工艺（一种反复蚀刻并形成保护膜以形成深而形状良好的孔的技术）。

2热压粘合（TCB）技术。需要一种技术来在施加热量和压力的同时熔化并粘合微凸块（焊料）。在这种情况下，精确的定位和温度控制至关重要。然而，如果层数超过16层，接合部分的累积高度将违反整体封装高度限制，问题将是如何使接合层更薄。

3MR-MUF（大规模回流成型底部填充）技术。该技术在堆叠芯片后一次性注入液体封装剂并使其硬化。尤其是SK海力士以其实力而闻名。虽然它具有高导热率和优异的制造效率，但问题是随着层数的增加，均匀注射的技术难度增加。

4混合键合（Cu-Cu）技术。这是未来产品 HBM5 及更高版本预期的最终粘合。直接将铜布线表面连接在一起，无需使用焊料凸点。通过使接头无凸块，可以最小化堆叠高度，并且 I/O 密度可以增加 10 倍以上。该工艺需要能够在原子水平上平整晶圆表面的化学机械抛光（CMP）设备，以及能够达到最高清洁度的清洁设备。

芯片堆叠型和电池堆叠型分别的性能特点和应用适用性

这两种 3D DRAM 技术并不打算完全取代另一种，而且很可能会根据所需的性能指标是“带宽”还是“容量密度”来明确使用它们（图 7）。

单片3D DRAM是一种旨在大幅提高“容量密度”并降低“每比特成本”的技术。正如3D NAND取代2D NAND并大幅提高存储密度一样，它将把单片晶圆可获得的存储容量提高数倍至数十倍。虽然初期资本投入较高，但一旦量产系统到位，就可以通过增加堆叠层数来有效降低每比特成本，类似于3D NAND。

此外，由于可以缩短用于读取和写入数据的位线和字线，因此也可以改善单元访问的延迟时间。可以将布线引起的寄生电容和电阻（RC延迟）保持在最低限度，并有望减少存储器访问期间的能耗。此外，IGZO等新材料可以将刷新间隔延长至数秒甚至数分钟，从而显着降低待机功耗。

这些特性使单片 3D DRAM 适用于未来的“边缘人工智能”和“主流计算”。具体示例包括智能手机中的设备端人工智能、自动驾驶汽车中的实时推理引擎以及笔记本电脑中的节能大容量内存。特别是，在电池寿命很重要的移动设备中，使用 IGZO 的低泄漏 3D DRAM 有望成为替代传统 DRAM 的有力候选者。

另一方面，3D堆叠DRAM的最大优势是其压倒性的“带宽”。在第四代HBM中，接口已扩展至2048位，每个堆栈的带宽超过2TB/s。这是持续向具有数千个处理核心的 GPU 提供数据的能力。通过采用“更宽、更慢（更低的时钟、更高的并行性）”方法，HBM 实现了巨大的数据吞吐量，同时提高了功效。一般来说，DRAM 存取速度由单元存取延迟时间、数据传输速率（引脚速度）和总带宽决定。使用 3D 堆叠 DRAM 只能提高总带宽。由于 2D DRAM 芯片基本上是堆叠的，因此单元访问延迟时间几乎保持不变。

他们还多层堆叠 DRAM 芯片以形成 TSV，并使用昂贵的中介层和先进的封装技术。因此，制造成本非常高，但当前人工智能的繁荣使得平均售价（ASP）很高。然而，在通用个人电脑和智能手机上实施它仍然存在很高的障碍。

由于这些特性，3D堆叠DRAM可以说专门针对需要最高性能的“HPC（高性能计算）”，例如数据中心的AI训练、科学技术计算和高端图形。

芯片堆叠式和电池堆叠式的具体发展和商业化趋势以及未来

对于这两种类型的 3D DRAM，为了在未来进一步扩大其用途，需要解决几个重要问题（图 8）。

首先是热管理。芯片或电池堆叠密度的增加意味着热量逸出的空间越来越小。特别地，在HBM直接堆叠在GPU顶部的结构中，存在GPU运行期间产生的热量可能劣化DRAM的保持特性，或者接头可能由于热膨胀而断裂的风险。具有更高导热率的密封剂和垂直排热路径的设计将变得重要。

接下来是测试和产量的困境。使用传统 DRAM，可以在封装前轻松测试和修复（切换到冗余电路）有缺陷的单元。然而，在使用混合键合堆叠的单元堆叠3D DRAM和芯片堆叠DRAM中，一旦层被多层化，访问和修复中间层就变得极其困难。需要进一步提高已知良好模具（KGD）的分选精度，这增加了制造成本。

以及标准化和生态系统建设。 HBM 目前建立在 NVIDIA、SK 海力士和台积电（台湾）等某些巨头公司之间的密切合作基础上。然而，为了使3D DRAM扩展到通用PC和智能手机，需要JEDEC等组织的开放标准化以及各种设备和材料制造商可以参与的生态系统。尤其是单元堆叠式3D DRAM，主流技术和芯片结构尚未确定，行业标准主导权之争预计仍将持续。

3维DRAM不仅仅是技术“构建”，而是对DRAM架构的根本性重新定义。迈向2030年，哪些技术将成为主流，哪些公司将占据领先地位？密切关注这些趋势将有助于预测AI时代商业生态系统的未来。

作家

伊藤元明（伊藤元明）

光线有限公司代表

在富士通担任工程师 3 年半导体开发经验，在 Nikkei Micro Devices、Nikkei Electronics、Nikkei BP Semiconductor Research 等公司担任记者/台/主编 12 年新闻工作，在 Techno Associates（Nikkei BP 与三菱商事株式会社、Nikkei BP 的合资智库）担任顾问 6 年制造商业务支持

2014年，他独立成立了光线有限公司。该公司提供专门从事技术营销的支持服务，公司考虑并付诸实践如何向目标受众（主要是科技公司）准确传达技术的价值。

网址：http://wwwenlight-inccojp/