半导体行业开发支持“摩尔定律”的过去・当前未来

理解摩尔定律原文

首先，让我们通过查看原始资料来了解摩尔定律是什么。

戈登·摩尔（图1）于1968年与被誉为集成电路发明者的罗伯特·诺伊斯创立了英特尔（美国）公司，1965年出版电子科技杂志时曾担任其前身仙童半导体（美国）集成电路研发总监^*1做出贡献由于他的职位是推销一种鲜为人知、上市仅三年的集成电路，因此他写了一篇题为“在集成电路上塞满更多元件”的文章（图2）。他后来成为英特尔的首席执行官，公司可以说是摩尔定律的守护者，所以很多人误认为他在英特尔期间提出了这个想法，但这是他在东海岸仙童相机和仪器公司（美国）的半导体部门仙童半导体（Fairchild Semiconductor）任职期间的“作品”（图2）。

先生摩尔在这篇文章中加入了两张图表，试图解释刚刚发布的集成电路是一种很有前途的电子设备，其元件数量在未来将急剧增加。

集聚规模每年持续翻倍

文章的要点如下。

``集成电路的复杂性，最大限度地降低了集成电路中每个组件的制造成本，每年以大约两倍的速度增加。短期内，这一增长率即使不增加，也肯定会保持不变。从长期来看，虽然增幅存在一定的不确定性。 “至少在未来 10 年，这一比率将保持相当稳定。到 1975 年，成本最低的集成电路将拥有多达 65,000 个元件，”他满怀希望地总结道：“我相信在单个晶圆上构建如此大型的电路是可能的。”

先生摩尔预测，集成电路中存在一个最佳的元件数量，可以最大限度地降低每个电子元件的制造成本，并且随着技术的进步，这个数字每年都会增加。封装过多的电子元件并提高集成度会增加缺陷数量，降低制造成品率（良品率）并增加每个电子元件的成本。相反，如果电子元件的数量太少，单位成本就会增加。他最想说的是，集成电路上的元件数量，最大限度地降低了集成电路的制造成本，会随着技术的进步，也就是随着时间的推移而迅速增加。

图 4 是著名的半对数图，它是提出“摩尔定律”的基础。摩尔绘制了 Fairchild Semiconductor 于 1965 年制造和发布的四种 IC 中的元件数量。这两种集成电路都是配备了图 3 中描述的最少数量电子元件的商用集成电路。

先生摩尔大胆地将仅用四个点得到的半对数图的直线推算到10年后的1975年。这条直线意味着集成电路中安装的元件数量每年都会增加一倍。这是一条经验法则，后来被称为“摩尔定律”。这没有任何理论依据，只是集成电路问世以来短短三年内根据经验做出的预测。

根据摩尔先生的回忆录，他之所以推断出10年后的直线，是因为杂志编辑部要求他预测10年后的电子行业，而他似乎并没有自信地预测10年后的情况。他为何做出如此大胆的预测？

当时分立晶体管还处于鼎盛时期，任何电子电路都可以仅使用分立元件来构建，而无需使用昂贵的集成电路，因此普遍的趋势是消费者使用不需要高成本的集成电路，集成电路仅用于一些成本不成问题的军事应用。为此，仙童半导体不得不推广和扩大集成电路的销售，摩尔后来回忆说，他写这篇文章是为了宣传半导体有美好的未来，而他对自己的预测并不是很有信心。

在文章的最后，他进一步阐述了自己的预测，指出随着集成度的提高，电子设备的成本将大幅下降，因为每个电子元件的成本都会降低，并且“它们将在整个社会中变得无处不在。”文中还列出了具体的集成电路应用，如“家用计算机，或者至少是连接到中央计算机的终端、汽车的自动控制以及个人便携式通信设备”，并附有一幅漫画，展示了一群人在销售手持式家用电脑的过道只能是一个梦想。当时，每个公司只有一台大型计算机，称为大型机，而这是在半导体存储器出现之前。半个多世纪前，他留下了一份似乎预言了个人电脑、自动驾驶汽车和智能手机的出现的声明，即使现在读到它，他的远见仍然令我惊叹。

2 年内密度翻倍

1975年底，即写完这篇文章10年后，摩尔先生重新审视了过去10年集成电路集成度的趋势，并修改为：“从现在开始，半导体的集成度每两年就会翻一番。”此后，大家把这个预测称为“摩尔定律”，它不仅成为半导体行业的绝对参考，也成为相关人员的绝对参考在电子行业。这个经验法则通常被称为“半导体的密度每 18 到 24 个月（18 个月到 2 年）就会翻一番”，但摩尔本人表示，他不记得曾经说过 18 个月。这可能与英特尔的 MPU 性能相混淆，后者在 18 个月内翻了一番。此外，自1970年以来的25年里，DRAM（动态随机存取存储器）的存储容量以“每三年四倍”的速度增长，相当于“每15年（18个月）翻一番”，因此内存行业人士更喜欢“每18个月翻一番”的说法。

摩尔定律已经使用了 50 多年

摩尔定律在 2015 年迎来了 50 周年。在过去的 50 年里，半导体在符合摩尔定律的小型化、更高的集成度和更低的成本方面取得了显着的进步，正如摩尔所预测的那样，利用半导体的电子设备使舒适的生活和高效的商业成为现实。

摩尔定律提出时，集成度被定义为安装在集成电路上的所有电子元件（包括电阻器）的零件数量。然而，随着集成度的提高，晶体管逐渐占据了电子元件的大部分，不知不觉中，摩尔定律开始由集成电路上安装的晶体管的数量来定义。

在最初的40年左右，集成电路的集成度通过MOS晶体管的栅极宽度和电路线宽度的小型化而提高。每当小型化变得困难时，“摩尔定律已经失败”或“摩尔定律已经结束。”^{参考资料1}虽然已经说过很多次了，但由于创新极大地改变了晶体管的结构和构成材料并提高了其性能，这条定律自世纪之交以来一直存在。

以下是晶体管结构和材料变化的一些示例，这些变化延长了摩尔定律的寿命。自集成电路发明以来一直使用的平面结构^*2是FinFET结构^*3，可以抑制源极和漏极之间的漏电流，并且电流驱动能力得到改善。绝缘膜/栅极材料也从传统的SiO2/SiN（氮化硅绝缘膜）/Poly Si（多晶硅）栅极改为高k（高相对介电常数绝缘膜）/金属栅极，从而抑制了栅极漏电流。传统的布线材料Al已被导电率高的Cu所取代，未来还将使用Co和Ru。光刻技术是微细加工技术的基石，它通过缩短所用光源的波长来提高分辨率：G线（436 nm）→ I线（365 nm）→ KrF（248 nm）→ ArF（193 nm）。此外，随着 ArF 浸没式光刻技术的引入，分辨率也得到了提高，该光刻技术使用 ArF 准分子激光器作为光源，使用水作为透镜和晶圆之间的浸没液体。后来，原本被认为不可能实现的使用软X射线的EUV（极紫外，35纳米）光刻变得实用，为逻辑超越7纳米的器件小型化铺平了道路，并进一步延长了摩尔定律的寿命。从今年开始，它还将应用于尖端DRAM（1α纳米产品，第四代10纳米级），其应用领域有望扩大。

我们来看看过去50年半导体器件是如何按照摩尔定律增加晶体管数量的（图5）。

根据美国半导体市场研究公司IC Insights的调查^{参考资料2}虽然某些产品类别的增长速度有所放缓，但一些设备开始变得 3D 如下所述^{参考资料3}，每个芯片的晶体管数量“每两年翻一番”的增长率仍在很大程度上持续，为半导体行业继续遵循提供了良好的指导^{参考资料2}。

NAND闪存容量的年增长率在2012年左右之前为每年55-60%，但此后一直在每年30-35%左右。二维结构的小型化停止在20纳米或略低于此水平，正如稍后将解释的，NAND通过领先于其他设备的三维化而恢复了容量增加的势头。在顶端，结构已经从 128 层增加到 176 层。

直到 2000 年代初，DRAM 中安装的晶体管数量以年均约 45% 的速度增长，但到 2016 年出现的 16G 位一代时下降至约 20%。原因之一是不再像过去那样增加 DRAM 内存容量的需求。曾经一度认为小型化将在20 nm左右结束，但EUV光刻就像救星一样出现，从今年开始，EUV光刻将应用于DRAM以及逻辑（1α-nm）。^*4开始。

直到 2010 年，英特尔 PC 微处理器 (MPU) 中安装的晶体管数量一直以年均约 40% 的速度增长。从那时起，这一比例减少了一半。尽管英特尔服务器MPU中晶体管数量的增长在2000年代中后期暂时停止，但此后又开始以每年约25%的速度增长。顺便说一句，英特尔在10纳米以上的小型化发展上屡屡受挫，并决定将其部分尖端CPU的制造外包给台积电（台湾）。该公司专注于安装技术，通过 3D 技术提高集成密度。

苹果（美国）iPhone和iPad中使用的A系列应用处理器（APU）的晶体管数量自2013年以来以每年43%的速度增长，达到A13处理器，拥有85亿个晶体管，使苹果在小型化方面成为全球领跑者。

NVIDIA（美国）的高端GPU比其他公司的处理器配备了更多的晶体管，已经超过500亿个，并且正在按照摩尔定律提高集成度。

此外，IC 根据此分析结果，Insights 得出结论：“摩尔定律作为半导体行业的驱动力不可低估，因为半导体行业寻求突破技术障碍的创新。”IC 的设计和制造方式正在发生一些非常巨大的变化。确实，未来几代人性能改进的一些障碍看起来更像是墙壁而不是障碍，但半导体行业将克服它们并继续维护摩尔定律。”^{参考资料2}。

只有三家公司在小型化竞赛中幸存

让我们从小型化的角度来看看半导体公司的趋势。随着电路图案变得越来越精细，工艺开发成本和资本投资成本飙升，导致许多半导体公司退出小型化竞争。 2002/2003年左右，全球有26家半导体公司可以制造130nm器件，但继续小型化竞争的公司数量逐渐减少到90nm的18家，45nm的14家，10nm之后，数量缩小到3家公司：英特尔、三星（韩国）和台积电。 7纳米工艺^*5业内人士认为，英特尔和三星在包括EUV曝光在内的尖端工艺方面长期面临制造良率低下的问题，而三星正在领先一步，垄断尖端无晶圆厂的代工生产。

大多数日本公司在45/40nm停止了小型化，甚至连一直持续小型化到最后的松下也认为小型化没有意义，因为28nm之后性能不会提高。^{参考资料3}如果晶体管的结构和构成材料与以前一样的话，这个想法也许是正确的，但从那时起，晶体管的构成材料完全改变了，结构也发生了变化，最近，据说不可能投入实际应用的EUV光刻技术已投入实用，曝光设备的分辨率大幅提高，打开了进一步小型化的大门。

未来晶体管结构将继续从FinFET向Gate-All-Around发展，即沟道区被栅极包围，抑制漏电流并提高栅极的电流驱动能力。沟道部分使用在硅上选择性外延生长的Ge或III-V族化合物来代替硅或应变硅。这些沟道材料在硅洗脱中具有高载流子迁移率，使得晶体管能够高速运行。与NA=033的传统EUV曝光装置相比，分辨率更高的N=055的高NA EUV曝光装置正在开发并投入实用^{参考资料4}。

随着高NA EUV和2D材料的出现，摩尔定律将继续延续到1nm以上

此外，正在研究二维材料作为1nm工艺晶体管的沟道材料^{参考资料5}二维（2D）原子层状无机纳米材料，例如石墨烯和过渡金属二硫属化物。比利时先进半导体研究机构Imec表示，借助这些新技术和材料，摩尔定律有望继续延续到1纳米以上。^{参考资料4 参考资料5}。

图7是imec的逻辑器件小型化路线图。纵轴是每美元制造成本的晶体管数量，横轴是年份。直到28纳米左右，集成度都是按照摩尔定律简单地按比例缩小传统结构来实现的，但为了将摩尔定律的寿命延长到这一点以上，他认为有必要设计一种方法来同时优化IC设计和工艺技术，此外，同时优化工艺技术、IC设计和系统设计。 Imec 和其他半导体制造商正在尝试使用这些同步优化方法来延长摩尔定律的寿命。

然而，一旦我们达到了所谓“原子无法再扩大规模”的阶段，物理极限最终就会到来。然而，现阶段，没有人知道未来会发生什么。有些人正在进行破坏性研究，以在分子和原子中产生记忆和晶体管效应。

“摩尔定律20”从2D小型化到3D堆叠

许多人将摩尔定律误解为与小型化相关的定律，但它实际上是与集成度（集成电路中安装的晶体管的数量）相关的定律。当然，小型化提高了单位体积的集成度，因此毫无疑问这是提高集成度的有效方法。摩尔定律并不会仅仅因为平面小型化变得不可能而结束。如果它们在三个维度上堆叠，单位面积的密度将会增加，摩尔定律将持续更长时间。未来，整合程度将纵向提升。有些人将 3D 集成度的提高称为“摩尔定律 20”。

在3D实现中，内存先于逻辑进入实用阶段^{参考资料6}NAND闪存率先迈向3D。 20-15nm目前各公司已量产^*6这就是所谓的“3D（三维）NAND”。

东芝于2007年在业界率先提出3D NAND概念。利用从上到下穿透多层薄膜的蚀刻工艺，一次性形成多个存储单元。与一次一级形成存储单元的方法相比，可以显着降低成本。

韩国三星电子率先量产。 2013年，我们利用2-bit/cell多级技术成功量产了24层堆叠128G bit产品。目前，各家公司都在专注于128层3D NAND的量产，部分公司已经实现了176层3D NAND的商业化。很快就会突破200层。

除了闪存之外，各家公司似乎也在秘密研究3D DRAM，但尚未投入实际使用。相反，三维封装（其中多个完整的 DRAM 芯片堆叠并使用硅通孔（TSV）互连）已投入实际应用。^{参考资料6}多个DRAM芯片和控制器芯片堆叠并通过多个TSV连接的DRAM模块正在实际用于高端网络设备和超级计算机。

在逻辑器件方面，所谓的芯片集成（即提高单个芯片内的集成度）正在成为主流，而系统集成（即通过按功能划分传统的 SoC 芯片，将多个半导体芯片或小芯片（Intel 称之为“tile”）集成在封装基板上）也正在成为主流。安装在基板上的硅中介层^*7通过在顶部紧密排列芯片来配置系统有时称为 25D（25 维）实现（图 8 左下角，图 9 是示例）。

在这里，我想介绍一下台积电采用的标准系统集成方法，其客户包括全球许多无晶圆厂公司和IDM。第一个是 InFO^*8（图8左上）。特点是封装的输入/输出端子面积扩展至硅芯片之外。拥有外部区域可以处理超过 1000 个输入/输出引脚，并且还可以进行多芯片安装。将输入/输出信号从硅芯片的输入/输出焊盘重新定位到封装的输入/输出端子的高密度重新分布层称为重新分布层(RDL)，并使用薄膜工艺形成。

第二次 CoWoS^*9是在树脂封装基板上放置被称为具有多层布线的内插器的中间硅基板，并在其上水平排列多个硅芯片的产品（图8左下）。

最近，芯片堆叠^*10是啊晶圆堆叠^*11SoIC（集成芯片系统）是一种更难构建的系统，目前正在开发中。 SoIC进一步细分为CoW（Chip on Wafer）和WoW（Wafer on Wafer）（图8右）。 SoIC 结构允许多个半导体芯片（或晶圆）通过无凸块互连进行堆叠，从而允许来自一个芯片的信号以最短的距离传输到另一个芯片。具有 10 个或更多晶圆堆叠在一起的 3DIC 也正在开发中。

图 10 显示了 TSMC 各种安装技术的设备 I/O（输入/输出）密度和互连间距的演变和预测。台积电自 2011 年起已将 CoWoS 应用到许多设备中，以提高系统集成密度。未来，该公司计划使用3DIC，通过垂直堆叠多个芯片来大幅提高I/O密度。最终，人们希望能够实现长期以来提出的理想的单片3D（一种充分利用工艺技术将晶体管堆叠在单个硅基板上的结构，而不是堆叠多个硅基板），但距离成为现实还需要很长时间。

Postmoor：自由思考、汇聚智慧的新时代的开始

如果二维微型化达到了“原子无法缩放”的物理极限，如果三维技术在芯片垂直堆叠的高集成度方面达到了极限，摩尔定律最终将走到尽头，除非它是一个诡计。

摩尔定律将不再起作用，持续了半个多世纪的趋势将崩溃，这意味着从蛮力时代转变为我们必须发挥聪明才智、发挥创造力的间断时代。

与其将小型化趋势的崩溃视为一个充满不确定性和不确定性的时代，不如将其视为一个摆脱了追逐趋势魔咒的知识创造时代的到来，那就有可能开辟一个充满无限可能的光明未来。现在是时候了，我们可以展示我们的原创性并提出大胆的想法，向世界推出新的增值产品。

不再有任何指标或进化轴限制自由思考，我们需要想办法在不依赖小型化的情况下提高系统性能。非诺依曼架构即不是传统的诺依曼架构^*12已经出现。

当摩尔定律结束时，半导体设计将受到最大的影响。迄今为止，设计师一直在搭摩尔定律的便车，开发增值制造产品或为其设计实现，现在将被迫开发通过设计增加价值的产品。很明显，半导体是一个知识创造行业，设计工程师的创造力将比以往任何时候都受到更多质疑。

在可持续发展的社会中提供舒适的生活方式将是未来技术发展的基石。如果一定要选择一个与半导体特性直接相关的指标，那就是超低功耗以节省能源。这是因为在成熟的物联网时代，一切都连接到互联网并由移动设备控制，将需要极低的功耗和节能。

它是摩尔定律的替代品吗？ “2年内能源效率翻倍定律”

世界各国已转向脱碳，对提高半导体器件的电源效率，特别是数据中心的节能方面的需求比以往任何时候都更大。台积电董事长刘在ISSCC2021的主题演讲中表示，未来“集成电路的能效表现（吞吐量x吞吐量/功耗）将在两年内翻倍”。^{参考资料7}。

绘制迄今为止已公布的GPU的能效，我们看到，通过陆续引入新的晶体管结构和新材料，我们成功地在两年内将能效表现相对于性能提高了一倍（图11）。刘主席呼吁各方通过生态系统中的半导体材料制造商、半导体制造设备制造商、工艺工程师、电路设计师、系统架构师和学术界的合作，继续提高能源效率，每两年提高一倍。对于习惯遵循指标的半导体行业专业人士来说，这可能成为摩尔定律结束后推动半导体行业进入可持续社会的指标。

作家

服部刚（服部武）

在索尼公司工作了30多年，负责的工作范围广泛，从中央研究所的半导体基础研究到半导体业务总部的器件和工艺开发，再到提高量产线的良率。在此期间，他还积累了总公司管理/研究规划的经验，曾留学美国斯坦福大学，并担任集成电路研究所客座研究员。研究员。 2007年，他独立担任技术和管理顾问以及国际科技记者。有关半导体行业和技术趋势的文章定期发表在 Mynavi News TECH+、Nikkei xTECH、Semicon Portal 和 Weekly Economist 上。工学博士。电化学学会 (ECS) 院士和终身荣誉会员。他的主要出版物包括《Silicon Wafer Surface Cleaning Technology》（Realize Publishing）英文版（Springer Publishing）、《Superritic Fluid for Semiconductor MEMS》（Corona Publishing）和《Megatrend Semiconductor 2014-2023（Nikkei BP）》（均为合着）。

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