摩尔定律50周年~当飞机小型化进入死胡同时垂直层压~

半导体是根据摩尔定律发展的

1965年，英特尔公司创始人之一、名誉董事长戈登·摩尔（图1）在担任美国仙童半导体公司集成电路研发总监时，向电子科技周刊《Electronics》的《预测10年后的电子工业》特刊投稿了一篇预测集成电路集成度的论文。其要点是：接下来。

“最大限度地降低每个组件（晶体管）成本的复杂性（集成度）每年以大约两倍的速度增长。从短期来看，这一增长率即使不增加，也肯定会保持不变。从长期来看，至少在未来 10 年，它可能会保持大致恒定，尽管这有些不确定。”^*1

[图1]戈登摩尔和摩尔定律（来源：基于英特尔的作者合成）
圆圈内的图表是摩尔先生研究笔记中绘制的定律基础，横轴是集成电路零件的数量，纵轴是每个零件制造成本的相对值，参数是年份（1962、1965、1970）

1975 年，即撰写本文 10 年后，摩尔先生重新审视了集成电路集成度的趋势，并将其修正为“半导体的集成度将每两年翻一番”。这一预测随后被称为“摩尔定律”，不仅成为半导体行业的必备指南，也成为电子行业的必备指南。这一经验法则通常被称为“半导体的密度每 18 到 24 个月就会翻一番”，但摩尔本人表示，他不记得说过这需要 18 个月。据说，这可能与英特尔的MPU性能相混淆，该性能在18个月内翻了一番。此外，自1970年以来的四分之一个世纪里，DRAM（动态随机存取存储器）存储容量的增长速度以“每三年四倍”的速度增长，相当于“每15年（18个月）翻一番”，因此内存行业人士一直喜欢用“每18个月翻一番”的说法。

摩尔定律于今年 4 月庆祝了其诞生 50 周年。在过去的50年里，半导体在符合摩尔定律的小型化、更高集成度和更低成本方面取得了显着进步，利用半导体的电子设备使舒适的生活和高效的商业成为现实。

摩尔定律还远未结束

过去50年来，集成度的提高主要是通过减小电路线宽来实现的。每当小型化变得困难时，人们就会多次说“摩尔定律失败了”或“摩尔定律已经终结”，但这条定律仍然存在。尽管小型化和集成化的难度不断加大，但英特尔主动通过大胆引入新材料、新结构来克服这些挑战。预计，由锗（Ge）和砷化镓铟（GaInAs）等两种或多种元素组合而成的化合物半导体（III-V族半导体）最终将取代传统的硅用于衬底的沟道区，传统MOS晶体管的构成材料和结构未来可能会发生彻底改变。

今年 2 月在旧金山举行的国际固态电路会议，这是半导体集成电路领域最高的国际会议。在 ISSCC 2015 上，领导英特尔工艺开发的高级研究员 Mark Bohr 表示：“通过 14 纳米工艺，我们能够显着提高密度，从而降低了每个晶体管的成本（图 2）。这些趋势肯定会持续到下一代 10 纳米和 7 纳米世代，并且摩尔定律可以继续下去。”在同一次会议上，韩国三星电子总裁 Kinam Kim 表示，“我们可以在没有任何根本性技术困难的情况下，将微型化推进到 5 nm。”工艺开发高级副总裁 Anne Stegan 表示，比利时 IMEC 在微型化方面处于世界领先地位，并与英特尔和三星合作进行研究，也有望通过交替材料和器件结构将微型化推进到 5 nm（图 3）。

[图2]每个晶体管的制造成本变化（来源：英特尔）

[图3]通过引入新材料和结构推进小型化的路线图（来源：imec）

当然，最终会出现物理极限，正如俗话“原子无法缩放”。然而，现阶段，没有人知道未来会发生什么。然而，经济（成本）极限很可能会先于物理极限。

摩尔定律本来是与集成相关的定律，而不是小型化，所以当平面小型化变得不可能时，就需要将它们在垂直方向上进行三维堆叠，并使用硅通孔（TSV）来连接芯片。^*2串起来，摩尔定律不会结束，但会进一步延长它的寿命。因此，降低3D生产成本，尤其是TSV工艺的成本至关重要。在3D实现方面，内存先于逻辑进入了实用阶段，接下来我们看一下趋势。

闪存放弃小型化并转向3D

第一个在小型化方面陷入死胡同的半导体器件是 NAND 闪存，迄今为止，它以最快的速度经历了代际变革^*3在闪存市场，与领先的三星接近的东芝已在其四日市工厂（三重县）开始生产15nm闪存（字线间距为15nm（半间距）的产品），并正在考虑未来进一步小型化。

然而，由于小型化，存储元件中可存储的电子数量变得极少，并且由于存储单元之间的干扰增加等因素，大容量存储器的可靠性（重写寿命和读取错误率）迅速恶化，器件特性正在达到其物理极限。

3D 存储器是一种在不小型化的情况下增加容量和降低位成本的新方法，其中单元阵列（单元阵列）彼此堆叠。最初设计了一种直接堆叠平面存储单元阵列的方法，但每次增加存储层时，都需要进行光刻工艺（制造过程中成本最高的曝光工艺）来印刷最小线宽的图案，从而无法降低成本（图4右上）。

东芝因此开发了一种无论层数如何都能保持曝光和处理时间恒定的方法，并已于 2007 年宣布了这一概念（图 4 左侧和底部）。在这种后来被称为BiCS（Bit Cost Scalable）技术的结构的制造过程中，首先，在从顶层到底层交替堆叠栅电极和层间绝缘膜的堆叠结构中开孔，并在孔中填充柱状硅柱。这形成了栅电极层以规则间隔覆盖硅柱的结构，并且如果预先在每个交叉点处形成用于数据存储的氮化硅膜，则其可以用作NAND单元。自首次发布以来，东芝在过去七年中一直在进行改进并继续研究，以期将其投入实际应用。

[图4]3D NAND 闪存（来源：东芝）

另一方面，三星放弃了 20nm 的小型化，并于 2013 年开始批量生产 NAND 闪存（128Gbit“垂直 NAND”），该闪存具有存储单元垂直堆叠的三维单元结构。该公司拥有专利的3D电荷陷阱闪存（CTF）技术和连接垂直堆叠单元的垂直布线工艺技术，可通过特殊蚀刻创建24个堆叠单元层。通过这些技术，该公司已经实现了使用 20nm 制造工艺的传统平面 NAND 存储器的两倍以上的记录密度。

东芝决定以传统的平面结构将闪存的小型化推向极限，然后转向3D，并最终从48层进入市场，在将其商业化之前完善该技术。而三星则放弃了小型化，迅速转向三维技术，在24层堆叠技术完成后将产品商业化，并在监测市场反应的同时进行改进，最近又商业化了32层产品。两家公司企业文化的差异，以及何时从平面转向 3D 的策略差异，将如何影响两家公司未来的业务，这将是一件很有趣的事情。

由于 3D 转换，DRAM 也具有更高的性能

当字线变得小于20纳米时，不仅是闪存，DRAM的小型化也将面临物理限制。这是因为无法维持存储功能所需的电容器(蓄电池)的容量。这是由于设备工作原理与闪存类似而造成的限制。在达到器件的物理极限后，将采用使用硅通孔（TSV）的三维封装。美国美光科技公司的“混合存储立方体（HMC）”已投入实际应用，该技术由多个DRAM芯片和一个控制器芯片堆叠在一起并通过多个TSV连接而成，用于高端网络设备和超级计算机。该芯片可修复 DRAM 中的位缺陷和 TSV 引起的缺陷，同时还可作为与微处理器进行高速通信的接口。

[图5]混合内存立方体 (HMC)，其中多个 DRAM 堆叠在逻辑芯片顶部（左）并用 TSV 串接（右）（来源：作者根据 Micron Technology 发布的材料进行综合）

HMC的带宽（一秒钟内可以与微处理器交换的数据量）为160 GB/秒，比通过引线键合从外部连接堆叠DRAM的传统方法好15倍，并且该公司表示，它还使每比特的能耗降低了70%。

如果高端3D DRAM普及并且TSV成本能够降低，预计3D LSI最终将在智能手机等消费电子设备中普及。

半导体器件的更高集成度将在二维平面小型化和三维堆叠方面继续推进到极限。下一次，我们将讨论增加硅晶圆的直径，这是降低半导体制造成本的另一种手段。

作家

服部刚（服部武）

在索尼公司工作了30多年，负责范围广泛的任务，从中央研究实验室的基础半导体研究到半导体业务总部的器件和工艺开发，再到提高大规模生产线的良率。在此期间，他还积累了总公司管理/研究规划的经验，曾留学美国斯坦福大学，并担任集成电路研究所客座研究员。 2007年，他独立担任技术和管理顾问以及国际科技记者。工学博士。电化学学会（ECS）院士兼主任。韩国汉阳大学工程学院客座教授。他的主要出版物包括《Silicon Wafer Surface Cleaning Technology》（Realize Publishing）英文版（Springer Publishing）、《Superritic Fluid for Semiconductor MEMS》（Corona Publishing）和《Megatrend Semiconductor 2014-2023（Nikkei BP）》（均为合着）。