今年14纳米半导体决战之年~
顺便说一下什么是14nm长度是多少？

最近看报纸和网站，经常看到“美国英特尔全面进军14纳米代工业务”、“韩国三星向美国企业提供14纳米制程技术”、“台湾台积电开始风险生产16纳米设备”等标题。标题中的14nm或16nm到底是什么意思？很多人可能认为是指表征IC芯片小型化的最小线宽或最小加工尺寸。在过去，这是正确的答案，但随着小型化竞争的加剧，情况变得越来越复杂，它不再意味着最小线宽或最小加工尺寸。那么这到底是什么意思呢？

半导体IC通过细化电路线宽、使电路更小以及集成许多晶体管来降低功耗并提高高速操作（性能）。因此，自从发明了晶体管和IC（集成电路）以来，电路就一直在小型化。晶体管的数量按照摩尔定律不断增加，表现为晶体管数量的增加。有时报纸上会提到摩尔定律，它描述了技术的演变，即单个芯片上集成的晶体管数量每 18 到 24 个月就会翻一番。为了装入更多的晶体管，电路的线宽被减小，使电路变得更小。当集成电路诞生时，电路的最小线宽为10 µm（微米=1/100mm)当其变得更薄时，例如7μm、5μm、3μm、2μm、13μm、1μm、07μm、05μm、03μm、02μm和013μm，开始使用纳米单位。此后，该技术以约07倍的速度小型化至90nm、65nm、45nm、28nm、20nm和16/14nm，目前已达到16/14nm节点。到目前为止，“节点”一词一直被用作实现最小线宽的工艺的总称，但在14nm节点处，实际的最小尺寸不再是14nm。 “节点”这个词开始失去它的意义。

通过全球协作确定的半导体小型化指标

ITRS认为传统上最小布线间距是决定集成电路集成度的因素，并以最小布线间距的1/2（半间距）作为小型化的指标（图1）。节距是一根周期线的宽度和间距之和。以DRAM（动态随机存取存储器；用作计算机存储器）为例，最下层布线层对应的金属布线层（简称M1层，意为第一层金属）的布线间距的1/2被称为“技术节点”（意为技术的转折点），并作为表示小型化程度的指标（图1左）。同样，对于MPU（微处理单元）和ASIC（专用集成电路）等逻辑半导体器件来说，小型化程度由M1层的半节距决定。就闪存而言，存储单元内字线（用于选择以网格状矩阵排列的存储器之一的导线）的半节距被用作小型化的指标（图1，右）。如图所示，DRAM和MPU/ASIC的布线中都放置了接触孔（与基板和上层布线进行电连接的孔），但闪存的字线不包括接触孔，因此其半节距比其他器件的半节距要小。因此，闪存布线的精细度（细度）领先于DRAM。

存储器行业传统上采用这个定义，但以Intel MPU为代表的逻辑器件行业并不遵循ITRS政策，而是以MOS晶体管的栅极长度（图2左侧所示的平面MOSFET的顶栅极长度（图中绿色矩形的宽度））作为技术节点来开展业务。最近，已经推出的工艺技术可以使栅极长度比光掩模（用于转移电子元件电路图案的原始玻璃干板）上的栅极长度薄得多，因此这个栅极长度已成为最小加工尺寸。作为MPU计算性能的指标，这代表了新一代技术而不是布线间距，而且它比布线的半间距要小得多，因此想要炫耀小型化的逻辑IC制造商和代工厂发现，使用门长作为象征小型化的数值对商业更有利。为此，有人将其称为商业节点。

[图1]DRAM、MPU/ASIC（左）和闪存（右）半间距布线的定义
来源：ITRS

小型化指标，无论物理长度如何，都已开始呈现出自己的生命

然而，近年来，栅极长度小型化的趋势有所减弱。这是因为当栅极长度缩短时，称为短沟道效应的现象变得明显。这种现象会降低设备的电气特性，甚至尺寸的微小变化也会导致设备故障。因此，栅极长度每年减少的速度已经放缓，不方便将其用作小型化的指标。因此，最近每两到三年就会推出新材料、新结构，每次加工尺寸减小到一定程度，就方便地采用上一代技术节点07倍的数值作为新的技术节点。

在 20 世纪 80 年代和 1990 年代，当 DRAM 是一种推动技术发展的产品时，多年来每一代的最小线宽都减少了 07 倍（面积：07 x 07 ≒ 05 倍，或面积的一半），但在最近的逻辑器件中，无论物理长度如何，数字都有自己的生命。这就是为什么表1的顶行写着“表示逻辑行业中使用的节点名称的标签”。由于它不再具有任何物理意义，因此它在表1中显示为匿名数字（没有单位的数字），例如“16/14”，但遵循这种情况的情况很少，实际上，它与长度单位“nm”一起使用，作为先前方法的扩展。然而，从表1可以看出，不存在具有这样长度的位置。台积电将目前量产的尖端器件的技术节点称为16nm，而英特尔和三星则将其称为14nm，但实际的小型化程度和器件性能需要我们考察未来的产品才能得知。

[表 1]最新版本半导体技术路线图中表征小型化的指标
来源：ITRS2013总体路线图技术特征表

新型三维晶体管结构的出现

已经开发出一种新结构来抑制增加晶体管变化的短沟道效应。这是一种控制技术，通过从多个方向围绕沟道，防止最轻微的载流子（电子或空穴）泄漏。通过将结构制成三维，还可以减小晶体管的尺寸。 Intel在全球率先从22nm一代转向三维立体结构（Intel自己称之为Tri-gate（图2右），但一般称为FinFET，比喻为鱼鳍），其中MOS晶体管的沟道（电流流动路径）被三个方向的栅极包围。几年后，竞争对手公司将采用 16/14nm。从表1可以清楚地看出，这里的最小加工尺寸是7 nm范围内的FinFET鳍宽度（与图2右侧绿色栅极成直角相交的灰色薄鳍的宽度），值得注意的是它不是16/14 nm。

[图2]传统平面 MOSFET（左）和三栅极 MOSFET
来源：英特尔

今年是16/14nm半导体代工大战之年

如ITRS2013（表1）所示，14/16nm逻辑器件原定于2013年开始量产。不过，Intel的14nm MPU自上市以来，制造良率（良品率）长期低迷，直到2014年底才少量用于平板电脑的14nm MPU个人电脑是从美国俄勒冈州的原型生产线发货的。用于个人电脑的14nm MPU的量产已推迟到2015年。逻辑技术节点每两年更新一次，现在14nm需要三年多的时间。 2013年秋天，英特尔宣布“从14nm开始全面启动代工服务（只承担集成电路生产的服务）”，但由于良率问题尚未完全解决，代工生产的启动预计将推迟到2015年下半年，届时PC MPU的量产将步入正轨。

[图3]展现Intel相对于竞争对手的技术优势：Intel从90nm开始采用SiGe应变硅，从45nm开始采用高k金属栅，从22nm开始采用三栅结构，并声称领先其他公司三年以上。
来源：英特尔

当前尖端半导体竞争激烈

目前，尖端半导体业务正在与14nm技术展开竞争。这里出现的企业都在争夺半导体制造的头把交椅，比如英特尔、三星、台积电等。让我们来看看他们正在进行的一些激烈的竞争。

英特尔在进入代工业务时有着领先其他竞争对手引入新技术的悠久历史，并声称始终领先三年以上（图 4）。越是明目张胆地比较竞争对手厂商的名字，就越能一睹英特尔当前的困境，它正遭受移动业务的低迷。

另一方面，韩国三星跳过20纳米，急于开发14纳米Fin FET工艺，于2014年上半年完成，并宣布将于去年秋天开始生产，领先于英特尔的代工服务。据说该公司已经收到或正在感受来自多个客户的大订单。有传言称，该公司的 S2 Fab（美国德克萨斯州奥斯汀市的工厂名称）已经开始为苹果生产 A9 处理器的原型机（计划用于苹果预计今年秋季发布的下一款 iPhone 和 iPad 机型）。此外，三星去年4月宣布将向美国格罗方德公司（GF）提供其14纳米工艺，两家公司将合作在全球范围内开始14纳米设备的合同生产（图4）。目前GF正在准备生产。

[图4]韩国三星与美国格罗方德联合的全球14纳米器件代工战略
来源：三星/Globalfoundries

台湾台积电为了与新兴代工厂英特尔竞争，在开发20纳米工艺的同时开发了16纳米工艺，取得了惊人的成绩。2014年，它垄断了包括苹果在内的一些全球最大客户的20纳米设备订单，同时去年秋天开始了16纳米风险生产（试生产）。

宣布进军代工业务的英特尔与台积电和三星（加上技术授权商 GlobalFoundries）之间即将展开激烈的三路争夺战。 14nm之后，还会有10nm之争，但小型化难度越来越大，肯定不会按照ITRS路线图发展。从这个意义上说，当ITRS被视为对未来的预测时，往往会令人失望，而将其视为相关人员努力的目标更合适。

迄今为止，半导体集成电路仅使用硅表面形成。未来，还有技术尝试通过三维堆叠硅层以创建三维结构来提高集成度。在下一个系列中，我们将考虑这些技术的发展方向。未来小型化能进展到什么程度？让我们一起阅读并理解它们。

作家

服部刚（服部武）

在索尼公司工作了30多年，负责的工作范围广泛，从中央研究所的半导体基础研究到半导体业务总部的器件和工艺开发，再到提高量产线良率。在此期间，他还积累了总公司管理/研究规划的经验，曾留学美国斯坦福大学，并担任集成电路研究所客座研究员。 2007年，他独立担任技术和管理顾问以及国际科技记者。工学博士。电化学学会（ECS）院士兼主任。韩国汉阳大学工程学院客座教授。他的主要出版物包括《Silicon Wafer Surface Cleaning Technology》（Realize Publishing）英文版（Springer Publishing）、《Superritic Fluid for Semiconductor MEMS》（Corona Publishing）和《Megatrend Semiconductor 2014-2023（Nikkei BP）》（均为合着）。